隨著近十年以來智能手機、智能電視、AI技術的風起云涌，人們對容量更高、速度更快、能耗更低、物理尺寸更小的嵌入式和計算機存儲器的需求不斷提高，DDR SDRAM也不斷地響應市場的需要和技術的升級推陳出新。
1、DDR標準制定者：JEDEC協(xié)會所有的DDR標準、LPDDR標準、GDDR標準，及內(nèi)存模組標準均是由JEDEC下屬的 JC-42 Solid State Memories工作組所開發(fā)。
JEDEC，全稱為“Joint Electron Device Engineering Council”，固態(tài)技術協(xié)會，為一個全球性的組織。
DDR技術的發(fā)展：從DDR1到DDR5的演變：電壓更低，速率翻倍，容量翻倍2、DDR接口的基本原理? 內(nèi)核的頻率：100MHz~266MHz，從SDR時代到DDR，再到ZUI新的DDR5；? 數(shù)據(jù)速率的提升是通過I/O接口的架構設計實現(xiàn)的，主要有三個技術：1) 雙邊沿傳輸數(shù)據(jù)：這是DDR名稱的來源；2) 預取技術(Prefetch): 2bit for DDR, 4bit for DDR2, 8bit for DDR3, 8bit for DDR4, 16bit for DDR5…本質(zhì)上是一個串并轉換技術；3) SSTL/POD Signaling: 克服在高速傳輸時的信號完整性的問題。
芯片內(nèi)部的一般架構：保證數(shù)據(jù)能夠高速從芯片引腳輸出在上述這樣一種芯片架構中，為了ZUI大程度的降低DRAM芯片的成本，ZUI節(jié)省成本的方法為：? 對于讀操作，DQS與DQ為邊沿對齊；? 對于寫操作，DQS與DQ為中心對齊。
3、DDR接口信號分類引腳框圖4、信號分類及其拓撲連接方式不同類的信號，它的拓撲連接方式不一樣。
5、DDR接口舉例說明：DDR3 DIMM Layout6、DDR接口舉例說明：DDR3 DIMM Layout? 內(nèi)存控制器芯片與DRAM顆粒芯片在同一塊PCB上；? 內(nèi)存通道的總線寬度根據(jù)所選擇的內(nèi)存控制器芯片的不同而不同；? CPU Core并不是直接和內(nèi)存發(fā)生作用，而是通過緩存來和內(nèi)存發(fā)生作用；? Cache Line的大小為64 Byte；也就是說緩存與內(nèi)存相互作用的ZUI小單位為64 Byte。
7、DDR測試解決方案? 計算機系統(tǒng)采用標準化的DIMM，可以使用多種探測解決方案進行探測。
? 嵌入式設計中的通常直接把DRAM芯片焊接在PCB上，而所有的DDR3顆粒均采用BGA封裝。
JEDEC的規(guī)格定義的測試點為BGA的焊球處。
? 在PCB layout時，就通過過孔在背面預留有測試點，這樣可以直接點測完全信號的探測；也就是DfT（Design for Test）。
? 當使用直接探測時，可以得到很好的信號保真度。
? 但對于PCB正反面都貼有DRAM顆粒，這種方法無能為力。
DDR測試方案一：直接探測DDR3 DIMM + TDP7700 Probe TipsDDR測試方案二：BGA Interposer8、突發(fā)識別的方法? 在分析時，需要自動將讀突發(fā)和寫突發(fā)分離開來獨自進行分析? 對于讀寫分離，有若干種方法：1) DQ/DQS phase alignment：基于讀操作和寫操作的DQ/DQS相位對齊關系的不同，讀操作為邊沿對齊，寫操作為中心對齊。
這種ZUI常用。
2) Visual Trigger：可視觸發(fā)，用戶自定義可視觸發(fā)條件，靈活度非常高；3)CS, Latency + DQ/DQS phase alignment：當有多個rank時，需要通過CS信號來區(qū)分是哪一個rank進行讀寫；4) Logic State + Burst Latency：通過解析命令信號群組（RAS#-CAS#-WE#）來確定讀操作和寫操作。
DDR測試需要提供的資料：DDR測試不僅需要準備測試樣品，還需要提供產(chǎn)品的線路圖及l(fā)ayout。
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